組込システムは多機能かつ大規模化しています.中核部品であるシステムLSI はマルチCPU 化などにより複雑化し、ソフトウェア開発だけでなくハードウェア開発の工数も急激に増大しています。このような中、設計の生産性向上が求められている半導体デバイス開発に対して、オーバートーン独自のハードウェア記述言語NSL(Next Synthesis Language)とその合成エンジンを核とした新たな手法“UML to RTL”を提唱します。

この新たな手法“UML to RTL”は、製品開発の上流工程で用いられるダイアグラムで記述を行う統一モデリング言語(Unified Modeling Language: UML)と、既存ハードウェア記述言語のRTL(RegisterTransfer Level:レジスタ転送レベル)を、抽象度をたかめ動作記述を可能とするオーバートーン独自のNSL を介することによりシームレスにつなぐものです。

この手法により、優秀な技術者の経験(設計生産性)を向上させ、製品開発の上流工程において重要なアーキテクチャ設計力を強化し、最終製品、あるいは企業の競争優位を実現することができます。
また開発関係者において、仕様や機能などの設計情報の共有化が図れることで、後工程において発生する仕様の手戻りが削減できます。

 

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導入のメリット

 開発工数の削減(上流工程の設計効率が50%向上)
  • NSLの簡潔な文法により、コード記述量は少なく(Verilog-HDL 対比1/4)、可読性が向上します。
  • UML ダイアグラムにより、関係者との情報共有と円滑なコミュニケーションが可能となります。
    (必要以上の打合せやドキュメント量を削減)
技術者のスキル差を低減(出力RTL コードの均質化)
  • 初級者も上級者レベルの速度性能や規模となる最適な回路(RTL)を出力します。
開発環境の低コスト化(最大50%カット)
  • 実行環境に合わせたRTL(Verilog HDL/VHDL)を個別に設計し管理する必要がありません。
    NSL モデルにより、設計資産であるIP コアの一元管理ができます。
  • 出力されるSystemC 検証モデルにより、ソフトウェアとハードウェアの協調検証環境が容易に構築できます。
「設計会社」においては
直接的な設計工数が削減でき、企業競争力が向上します。

「IP プロバイダー」においては
資産となるIP コアの開発工数だけでなく、メンテナンス工数も従来の半分(50%削減)になります。

「装置メーカ」においては
上流工程の設計生産性が向上し、自社製品の競争優位が実現できます。
(論理モデルにより詳細設計との意思疎通が省力化、無駄な打合せやドキュメントだけでなく手戻りを削減)



製品構成

NSL Overture

オーバートーン独自のハードウェア記述言語NSL とその合成エンジンを核とした”UML to RTL”を具体化した統合開発環境です。
本製品は、NSL ファイルからRTL コードを出力する合成エンジン(NSL Core)を核に、UML ダイアグラムを入力するエディタ、NSL 専用のテキストエディタ、UML からNSLファイルへの変換機能だけでなく、外部の論理シミュレータや各FPGA メーカのFPGA 設計ツールを起動する機能などを統合した開発環境になります。

現在、組込システムや画像/信号処理をC/C++ 言語にて開発しているエンジニアやRTL によるASIC/FPGA開発のエンジニア、これからハードウェア設計を始めようとする方々まで幅広くお使いいただける開発環境となっています。

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NSL Core

オーバートーン独自のハードウェア記述言語NSL の合成エンジンにシンプルなグラフィカルユーザーインターフェイスを備えた製品です。
NSL ファイルから論理合成可能なRTL の実装モデル(Verilog-HDL, VHDL)と機能検証モデル(SystemC)を合成出力します。
この合成エンジンは、軽快かつ、高速に動作するためモバイルパソコンなどでも快適に実行することができ、使い慣れたテキストエディタを利用して、直接コードを記述/編集される方に最適です。

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